TSMC는 N2 공정 기술이 개발 초기 단계에서 N3, N5, N7을 포함한 이전 세대보다 낮은 결함 밀도(D0)를 보인다고 밝혔습니다. 이 발표는 북미 기술 심포지엄에서 이루어졌으며, TSMC는 2025년 4분기 말까지 2nm급 칩의 …

TSMC는 올해 하반기에 2nm N2 공정 노드의 대량 생산을 시작할 예정이며, 이를 위해 게이트 올 어라운드(gate-all-around, GAA) 나노시트 트랜지스터를 활용합니다. 이 새로운 기술은 성능과 전력 효율성에서 10%에서 15%의 성능 향상과 …

TSMC는 A14(1.4nm급) 제조 기술을 발표하며, N2(2nm) 공정에 비해 성능, 전력 효율성 및 트랜지스터 밀도에서 상당한 향상을 약속했습니다. 새로운 노드는 2세대 게이트 올 어라운드(GAA) 나노시트 트랜지스터를 활용하며, 설계 유연성을 개선하기 위해 …

이 기사는 TSMC의 N2 공정이 인텔의 18A 제조 기술에 비해 SRAM 밀도에서 갖는 이점을 다룹니다. TSMC의 N2는 2nm급에서 작동하며, 약 0.0175 µm²의 고밀도 SRAM 비트 셀 크기를 자랑하여 38 Mb/mm²의 …

TSMC는 2025년 하반기에 N2(2nm급) 제조 공정을 사용한 반도체의 대량 생산을 시작할 준비를 하고 있습니다. 주장된 TSMC 엔지니어의 최근 주장에 따르면, 2nm 공정의 수율이 6% 증가하여 고객에게 수십억 달러의 절감 효과를 …

TSMC는 성능, 전력 효율성 및 면적(PPA) 지표가 향상된 2nm급 노드인 N2 공정 기술의 중요한 발전을 발표했습니다. 특히, 새로운 기술은 SRAM 셀의 크기를 줄여 38 Mb/mm²의 밀도를 달성했으며, 이는 이전 노드의 …

삼성 파운드리는 텍사스주 테일러에 위치한 반도체 제조 공장에서의 칩 대량 생산을 2024년 하반기에서 2026년으로 연기했다고 전해졌다. 이는 심각한 수율 문제 때문인 것으로 보인다. 보도에 따르면, 삼성의 SF3(3nm급) 공정 기술의 수율은 …

미국 상무부 산업안전국(Bureau of Industry and Security, BIS)은 중국 및 기타 적대 국가의 첨단 컴퓨팅 기술 접근을 제한하기 위한 새로운 수출 통제를 제안했습니다. 이 통제는 게이트 올 어라운드 트랜지스터(Gate-All-Around Transistors, …