TSMC는 IEEE 국제 전자 소자 회의(IEDM) 2024에서 N2(2nm급) 제조 공정의 중요한 발전 사항을 공개했습니다. 새로운 공정 노드는 동일한 전압에서 24%에서 35%의 전력 감소 또는 15%의 성능 향상을 약속하며, 이전 3nm 공정에 비해 트랜지스터 밀도가 1.15배 증가합니다.
N2 공정의 주요 특징은 게이트 올 어라운드 나노시트 트랜지스터의 도입으로, 설계자가 최적의 성능과 전력 효율성을 위해 채널 폭을 맞춤 설정할 수 있게 합니다. N2 나노플렉스 디자인 기술은 최소 면적과 전력 효율성을 위한 짧은 셀 또는 최대 성능을 위한 긴 셀을 생성할 수 있도록 하여 이를 더욱 향상시킵니다. 이 기술은 TSMC의 3세대 쌍극자 기반 통합을 활용하여 200mV 범위에서 6개의 전압 임계값 수준(6-Vt)을 통합합니다.
N2 공정은 시트 두께, 접합부, 도펀트 활성화 및 스트레스 엔지니어링의 발전을 통해 트랜지스터 구동 전류를 개선하고, 우수한 에너지 효율성을 위해 유효 정전 용량(Ceff)을 감소시키는 것을 목표로 합니다. 전통적인 핀펫(FinFET)과 비교할 때, N2 나노시트 트랜지스터는 특히 0.5V에서 0.6V의 낮은 공급 전압에서 와트당 성능이 향상되어 약 20% 더 높은 클럭 속도와 0.5V에서 대기 전력 소비를 75% 줄이는 성능을 보여줍니다.
N2 나노플렉스와 다중 Vt 옵션의 통합은 높은 논리 밀도를 가진 에너지 효율적인 프로세서를 위한 추가적인 설계 유연성을 제공합니다. 트랜지스터 아키텍처와 디자인 기술은 SRAM 확장성을 개선하여 약 38Mb/mm²의 기록적인 2nm SRAM 밀도를 달성하면서 전력 소비를 줄입니다.
N2 기술은 중간 라인(MoL), 후단 라인(BEOL), 및 원거리 BEOL 배선에서 혁신을 특징으로 하여 저항을 20% 감소시키고 성능 효율성을 향상시킵니다. MoL은 이제 장벽 없는 텅스텐 배선을 사용하여 수직 게이트 접촉 저항을 55% 감소시키고 링 오실레이터 주파수를 약 6.2% 증가시킵니다. 또한, N2는 금속 및 비아 저항을 10% 줄입니다.
고성능 컴퓨팅(HPC) 애플리케이션을 위해 N2는 약 200fF/mm²의 정전 용량을 제공하는 초고성능 MiM 커패시터를 포함하여, 과도 전압 강하를 최소화하여 더 높은 최대 작동 주파수를 달성하는 데 도움을 줍니다. 이 기술은 AI, HPC 및 모바일 디자인에 혜택을 줄 것으로 예상되는 3D 스태킹에 최적화된 새로운 Cu RDL 옵션도 특징으로 합니다. TSMC는 2025년 하반기에 N2 공정 기술의 생산을 시작할 계획입니다.
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