Intel의 CEO인 Pat Gelsinger는 18A 공정 기술에 대한 낮은 수율 주장에 대해 회사를 방어했습니다. 그는 0.4 결함/제곱센티미터(def/cm^2)의 결함 밀도가 수용 가능하다고 주장하며, 이 기술이 대량 생산까지 몇 분기 남았음을 강조했습니다. 이 결함 밀도는 비슷한 단계에서 0.33 def/cm^2를 보고한 TSMC의 N7 및 N5 공정보다 약간 나쁜 수치입니다.
Gelsinger는 0.5 def/cm^2 이하의 결함 밀도가 일반적으로 좋은 것으로 간주되지만, 실제 칩 수율은 다이 크기에 따라 달라진다고 강조했습니다. 예를 들어, 0.4 def/cm^2의 결함 밀도를 가진 가상의 800 mm^2 다이는 웨이퍼당 약 9%의 완벽한 다이를 생산할 수 있는 반면, Apple의 A18 Pro와 같은 105 mm^2 다이는 동일한 결함 밀도에서 68.2%의 수율을 달성할 수 있습니다.
Intel의 18A 공정은 유망한 수치를 보여주고 있으며, 큰 다이에서의 도전 과제가 있지만, 고급 중복 기술이 수율 문제를 완화하는 데 도움이 될 수 있습니다. 작은 프로세서는 유사한 결함 밀도에서도 더 높은 수율을 달성할 수 있어, 설계와 크기가 전체 생산 가능성에 중요한 역할을 한다는 것을 나타냅니다.
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