TSMC는 2025년 하반기에 N2(2nm급) 제조 공정을 사용한 반도체의 대량 생산을 시작할 준비를 하고 있습니다. 주장된 TSMC 엔지니어의 최근 주장에 따르면, 2nm 공정의 수율이 6% 증가하여 고객에게 수십억 달러의 절감 효과를 가져올 수 있다고 합니다. 그러나 개선된 칩의 종류에 대한 주요 세부 정보가 공개되지 않아 이러한 주장에 대한 신뢰성은 불확실합니다.
N2 공정은 TSMC가 처음으로 게이트 올 어라운드(GAA) 나노시트 트랜지스터를 활용하는 공정으로, 전력 효율성, 성능 및 트랜지스터 밀도에서 상당한 발전을 약속합니다. 이전의 3nm 핀펫(FinFET) 기술에 비해 GAA 트랜지스터는 더 작고 고밀도 SRAM 비트 셀을 허용하여 전기적 제어를 개선하고 누설을 줄입니다.
N2 기술의 예상 이점으로는 동일한 트랜지스터 수와 주파수에서 전력 소비를 25%에서 30% 줄이고, 성능을 10%에서 15% 향상시키며, 속도와 전력을 유지하면서 트랜지스터 밀도를 15% 증가시키는 것이 포함됩니다. TSMC는 대량 생산이 시작되기 전에 N2 공정을 다듬을 충분한 시간이 있어, 수율 및 결함 밀도에서 추가적인 개선이 이루어질 수 있습니다.
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