TSMC는 성능, 전력 효율성 및 면적(PPA) 지표가 향상된 2nm급 노드인 N2 공정 기술의 중요한 발전을 발표했습니다. 특히, 새로운 기술은 SRAM 셀의 크기를 줄여 38 Mb/mm²의 밀도를 달성했으며, 이는 이전 노드의 0.021 µm²에서 감소한 수치입니다. 이 혁신은 최근 몇 년간 SRAM 스케일링이 정체되면서 CPU, GPU 및 시스템 온 칩의 비용과 성능에 영향을 미쳤기 때문에 매우 중요합니다.
N2 노드는 게이트 올 어라운드(GAA) 나노시트 트랜지스터를 사용하여 N3E 기술에 비해 전력 감소를 25%에서 30%까지 향상시키고 성능을 10%에서 15%까지 증가시키며, 트랜지스터 밀도를 15% 높입니다. 0.0175 µm²의 더 작은 HD SRAM 비트 셀 크기는 중요한 개선 사항으로, SRAM 집약적 설계에서 더 나은 스케일링과 효율성을 가능하게 합니다.
GAA 트랜지스터는 우수한 전기적 제어를 제공하여 성능을 희생하지 않고 누수를 줄이고 더 작은 트랜지스터 크기를 가능하게 합니다. 이는 현대 프로세서가 캐시 작업을 위해 SRAM에 크게 의존하고 있기 때문에 SRAM 밀도의 발전이 미래 설계에 필수적입니다.
TSMC의 N2 기술은 목표 성능의 90% 이상을 달성했으며, 특정 배치에서 256 Mb SRAM 장치의 수율이 80%를 초과하는 유망한 결과를 보여주었습니다. 2024년 3월 기준으로 256 Mb SRAM의 평균 수율은 약 70%에 도달했으며, 이는 2023년 4월의 35%에서 눈에 띄게 증가한 수치로, 장치 성능과 효율성의 지속적인 개선을 나타냅니다.
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