IBM, IMEC, Samsung, TSMC의 연구자들이 2024년 12월 국제 전자 소자 회의(International Electron Devices Meeting, IEDM)에서 수직 적층형 보완형 전계 효과 트랜지스터(Complementary Field-Effect Transistors, CFET)의 발전을 선보일 예정입니다. CFET는 대량 생산 채택이 이루어지지 않은 게이트 올 어라운드 트랜지스터의 잠재적 후계자로 여겨집니다. CFET 개념은 2018년 IMEC에 의해 소개되었으며, 성공적인 개발에 따라 2032년경 A5 노드에서 광범위한 생산이 예상됩니다.
TSMC는 48nm 게이트 피치를 활용한 단일 구조 CFET 인버터를 발표할 예정이며, 이는 5nm 공정과 비교할 수 있습니다. 이 인버터는 후면 접촉이 있는 적층형 n형 및 p형 나노시트 트랜지스터를 포함하여 최대 1.2V의 전압 전송과 두 트랜지스터 유형 모두에 대해 74~76mV/V의 서브스레숄드 기울기를 달성합니다. TSMC 디자인의 주목할 만한 혁신으로는 수직 배수 측 지역 상호 연결, 후면 금속화 배수(Backside Metalized Drain, BMD), 후면 게이트 비아(Backside Gate Via, BVG)가 있으며, 이는 신호 라우팅을 개선하고 PPA(전력, 성능, 면적)를 최적화합니다.
IBM 연구소와 Samsung은 스택 높이를 줄이기 위해 하부 채널을 상부 채널보다 넓게 설계한 '단일 구조 스택형 FET'를 소개할 예정이며, 이는 높은 종횡비와 관련된 문제를 해결합니다. IMEC는 CFET를 수직 및 수평으로 확장하는 것을 목표로 하는 '더블 로우 CFET'를 발표할 예정이며, 7nm 노드와 유사한 60nm 게이트 피치에 중점을 두고 있습니다. IMEC는 이 디자인이 7a 클래스(7 옹스트롬) 제조 공정에서 실현 가능해질 것으로 예상하며, 이는 여섯 또는 일곱 세대 후에 이루어질 것으로 보입니다.
회의 자료에서 강조된 유망한 발전에도 불구하고, CFET의 대량 생산으로의 전환은 해결해야 할 제조 복잡성으로 인해 수년이 걸릴 것으로 보입니다.
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