인텔은 자사의 18A(1.8nm급) 공정 기술이 제곱센티미터당 0.4개의 결함 밀도를 달성했다고 발표했으며, 이는 건강한 수치로 산업 표준인 0.5 def/cm^2보다 낮은 수치로 평가받고 있습니다. 이 지표는 패트 겔싱어(Pat Gelsinger) CEO가 도이치 뱅크(Deutsche Bank) 2024 기술 컨퍼런스에서 공유한 것으로, 기술이 대량 생산에 가까워짐에 따라 긍정적인 전망을 나타냅니다.
인텔의 18A 공정의 결함 밀도는 TSMC의 N7 및 N5 기술과 비교할 수 있으며, 이들 기술은 대량 생산 3분기 전 약 0.33 def/cm^2의 결함 밀도를 기록했습니다. TSMC의 N5는 대량 생산에 들어갈 때 0.1 def/cm^2의 훨씬 낮은 결함 밀도로 시작했습니다. 인텔의 18A 공정은 대량 생산에 가까워짐에 따라 더욱 개선될 것으로 예상되며, 회사는 2025년 중반까지 내부 및 외부 제품을 포함한 8개의 제품 테이프인(tape-in)을 계획하고 있습니다.
인텔의 18A 공정을 활용한 향후 제품에는 클라이언트 PC용 팬서 레이크(Panther Lake) 프로세서와 데이터 센터용 클리어워터 포레스트(Clearwater Forest) 프로세서, 다이아몬드 래피즈(Diamond Rapids) CPU가 포함됩니다. 특히 마이크로소프트(Microsoft)와 미국 국방부(U.S. Department of Defense)는 이 기술을 자사의 프로세서에 사용할 계획을 확인했습니다. 겔싱어는 12명의 고객이 인텔과 18A 공정 개발 키트(Development Kit, PDK)에 대해 적극적으로 협력하고 있으며, 내년 중반까지 8개의 제품 테이프인이 완료될 것으로 예상된다고 언급했습니다.
전반적으로 인텔의 결함 밀도 개선과 증가하는 고객 관심은 18A 기술 출시를 준비하는 가운데 경쟁이 치열한 반도체 시장에서 강력한 입지를 나타냅니다.
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