SK 하이닉스는 수직 채널 트랜지스터(VCT) 기술을 적용한 새로운 3D DRAM 기술을 통해 생산 비용을 절반으로 줄일 수 있다고 발표했습니다. 이는 주로 극자외선(EUV) 리소그래피 공정 도입에 힘입은 것으로 보입니다. 이러한 진보는 DRAM 제조업체들이 메모리 셀 크기를 줄여 경쟁력을 높이려 노력하는 가운데 매우 중요합니다. 현재 업계 표준은 10년 이상 사용되어 온 6F^2 셀 설계입니다. 그러나 SK 하이닉스의 서재욱 연구원은 기존 트랜지스터를 사용해 6F^2 구조를 유지하기가 점점 어려워지면서 3D DRAM 구조로 전환이 필요하다고 지적했습니다.
해당 기업은 VCT와 새로운 4F^2 셀 설계를 결합하는 방안을 모색 중인 것으로 알려졌습니다. 이를 통해 기존 6F^2 설계 대비 DRAM 밀도를 30% 낮출 수 있을 것으로 예상됩니다. SK 하이닉스가 이러한 계획을 공식적으로 확인하지는 않았지만, 장비 업체 도쿄일렉트론의 분석에 따르면 VCT 기반 DRAM이 2027년에서 2028년 사이에 출시될 것으로 보입니다. 이 새로운 기술에는 커패시터와 비트라인용 신소재 도입도 필요할 것으로 전망됩니다.
SK 하이닉스와 삼성전자 모두 자사의 10나노미터 미만 공정 기술과 함께 4F^2 셀 설계를 구현하고자 하고 있습니다. 다만 삼성전자의 첫 10나노미터급 DRAM은 아직 2세대 떨어져 있는 상황입니다. 현재 삼성전자는 2023년 중반부터 양산 중인 5세대 10나노미터급(12나노미터) 기술을 사용하고 있으며, 10나노미터급 공정 추가 개발을 거쳐 이번 10년 후반에 10나노미터 미만 공정을 선보일 계획입니다. 또한 삼성전자는 2030년대 초반에 적층형 DRAM 공정 기술을 채용할 예정이어서 향후 10년간 메모리 밀도를 더욱 높일 수 있을 것으로 보입니다.
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