UCIe 컨소시엄은 UCIe 2.0 사양을 발표했습니다. 이 버전은 다양한 벤더의 칩릿을 활용하는 시스템 내 패키지(SiP)를 위한 표준화된 관리 아키텍처를 도입했습니다. 이 새로운 사양은 관리 가능성, 테스트 가능성, 디버깅에 대한 통합 프레임워크를 제공하여 SiP의 개발, 구축, 관리를 단순화하는 것을 목표로 합니다.
UCIe 2.0의 주요 진보 사항 중 하나는 벤더 독립적인 테스트, 원격 모니터링, 디버깅 기능을 제공하는 표준화된 관리 시스템의 도입입니다. 이는 현재 서로 다른 공급업체의 칩릿을 통합할 때 요구되는 복수의 관리 프레임워크 사용을 해결합니다.
또한 UCIe 2.0은 하이브리드 본딩에 최적화된 3D 패키징을 지원하며, 10~25마이크론 범위의 극소 범프 피치를 수용합니다. 이는 현재 Intel의 Foveros 3D가 지원하는 36마이크론 범프 피치를 넘어서는 수준입니다. UCIe-3D의 향후 발전으로 25마이크론, 18마이크론 수준의 더 작은 마이크로 범프도 가능할 것으로 예상됩니다.
이 사양은 또한 상호운용성과 적합성 테스트에 중점을 두어, 다양한 구성 요소, 어댑터, 프로토콜이 원활하게 작동할 수 있는 검증 체계를 수립했습니다.
UCIe 컨소시엄 회장 Cheolmin Park은 UCIe 2.0이 변화하는 반도체 생태계에서 다양한 칩릿을 수용할 수 있도록 지원한다고 강조했습니다. 이 사양은 이전 버전을 발전시켜 오픈 칩릿 생태계를 위한 포괄적인 솔루션 스택을 마련했습니다.
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