인텔은 VLSI 2025 심포지엄에서 18A(1.8nm급) 제조 공정을 공개하며, 제조 기술 세부사항을 하나의 문서로 통합했습니다. 18A 공정은 전력, 성능 및 면적에서 상당한 개선을 제공하며, 밀도가 30% 증가하고 성능이 25% 향상되거나 인텔 3 공정에 비해 전력 소비가 36% 감소하는 성과를 달성할 예정입니다. 이는 인텔이 TSMC의 선도적인 제품에 맞서는 첫 번째 경쟁력 있는 공정 기술로, 두 공정 모두 올해 하반기에 대량 생산에 들어갈 것으로 예상됩니다.
18A 공정은 클라이언트 및 데이터 센터 제품을 포함한 다양한 응용 프로그램을 위해 설계되었으며, 팬서 레이크(Panther Lake) CPU가 이 기술을 최초로 활용하게 됩니다. 인텔은 18A를 위해 두 가지 라이브러리를 개발했습니다: 180nm 셀 높이를 가진 고성능(HP) 라이브러리와 160nm 셀 높이를 가진 고밀도(HD) 라이브러리로, 서로 다른 응용 프로그램의 요구를 충족합니다. 특히, 18A는 전압이나 회로 복잡성을 증가시키지 않고도 25%의 성능 향상을 달성하며, 0.75V의 낮은 전압에서 18%의 속도 증가와 38%의 에너지 절약을 제공합니다. 18A에서 설계된 회로는 인텔 3에서 설계된 회로보다 약 28% 적은 면적을 차지합니다.
그러나 전압 지원에는 제한이 있습니다. 인텔 3이 <0.6V까지 지원하는 반면, 18A는 0.4V, 0.75V 및 1.1V를 지원하여 최대 클럭 속도를 요구하는 프로세서에는 최적이 아닐 수 있습니다. 그럼에도 불구하고, 18A의 장점은 대부분의 응용 프로그램에서 단점을 초월할 것으로 예상됩니다. 18A의 SRAM 비트 셀은 0.021 µm² 크기로, 약 31.8 Mb/mm²의 밀도를 달성하며, 이는 TSMC의 N5 및 N3E 노드와 비교할 수 있지만, TSMC의 차세대 N2 공정은 0.0175 µm² 비트 셀로 이를 초월할 것입니다.
인텔의 18A 기술은 두 번째 세대 리본펫(RibbonFET) 트랜지스터를 사용하여 전통적인 핀펫(FinFET)보다 우수한 전기적 제어를 제공합니다. 이 트랜지스터는 네 개의 나노 리본을 특징으로 하며, 여덟 가지의 서로 다른 논리 임계 전압을 지원하여 성능과 전력 소비를 정밀하게 조정할 수 있습니다. 파워비아(PowerVia) 후면 전력 공급 네트워크(BSPDN)는 전력 공급을 칩의 뒷면으로 이동시켜 트랜지스터 효율성을 향상시키며, 전력 사용량과 신호 열화를 줄이고 전체 회로 밀도를 증가시킵니다.
파워비아는 트랜지스터 밀도를 8-10% 증가시키고 저항-커패시턴스(RC) 성능을 12% 개선하며, 전압 드롭을 인텔 3에 비해 최대 10배 줄입니다. 파워비아에 대한 신뢰성 테스트는 극한 조건에서도 고장 없이 견딜 수 있음을 보여주어, 고성능 응용 프로그램에 대한 내구성을 확인했습니다. 또한, 18A 공정은 생산 흐름과 칩 설계를 단순화하여 필요한 마스크 수를 줄이고 전체 생산 비용을 낮춥니다.
요약하자면, 인텔의 18A 공정 노드는 트랜지스터 기술과 전력 공급에서 중요한 발전을 도입하여 인텔 3에 비해 최대 25% 더 높은 성능 또는 36% 더 낮은 전력 소비를 약속하며, 트랜지스터 밀도는 30% 증가합니다. 이러한 기술의 성공적인 구현은 인텔이 반도체 산업에서 경쟁력을 회복하는 데 도움이 될 수 있지만, 장기적인 영향은 지켜봐야 할 것입니다.
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