이멕(Imec)은 이전의 내벽 포크시트 디자인과 관련된 제조 가능성 문제를 해결하기 위해 새로운 외벽 포크시트 트랜지스터 디자인을 소개했습니다. 이 새로운 레이아웃은 A10 세대(1nm, 10 옹스트롬)부터 A7 세대까지 활용될 것으로 예상되며, 차세대 보완형 FET(CFET) 트랜지스터로의 전환을 위한 다리 역할을 합니다. 외벽 디자인은 절연 구분기를 표준 셀의 가장자리로 이동시켜 약 15nm의 더 넓은 벽을 허용하면서 셀 높이를 유지하여 생산을 간소화합니다. 이러한 변화는 이전 가공 단계에서의 손상을 피하고 더 나은 게이트 통합을 가능하게 하여 제조 가능성과 성능을 향상시킵니다.
외벽 포크시트 트랜지스터는 내벽 트랜지스터보다 크기가 더 커서 트랜지스터 밀도에 영향을 미칠 수 있습니다. 그러나 개선된 제조 가능성과 성능의 이점은 상당합니다. 시뮬레이션 결과, 벽을 몇 나노미터 줄이면 전기적 제어가 향상되어 드라이브 전류가 25% 증가할 수 있음을 보여줍니다. 또한, 새로운 디자인은 채널에 기계적 스트레스를 더 잘 적용할 수 있어 홀 이동성과 드라이브 전류를 개선합니다.
테스트 결과, A14 나노시트 디자인에 비해 정적 메모리 셀의 면적이 22% 감소했으며, 전체 스트레인이 적용될 때 발진기 성능이 A14 및 2nm 디자인과 일치하거나 이를 초과하는 것으로 나타났습니다. 이러한 포크시트 트랜지스터의 제조 경험은 CFET 개발에 매우 중요하며, 많은 프로세스와 재료가 겹칩니다. 이멕은 이제 이 레이아웃이 미래의 CFET 디자인에 어떻게 적용될 수 있을지를 탐색하고 있으며, 차세대 공정 기술로의 원활한 전환을 촉진하고자 합니다.
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