TSMC는 차세대 패키징 기술인 CoPoS를 도입할 예정이며, 이는 현재 CoWoS에서 최대 120 × 150 mm에서 310 × 310 mm로 기판 크기를 크게 증가시킬 것입니다. 이 발전은 특히 엔비디아와 같은 기업의 칩 성능을 향상시킬 것으로 기대되며, 엔비디아가 CoPoS의 첫 고객이 될 것으로 예상됩니다.
CoWoS는 'Chips on Wafer on Substrate'의 약자로, 엔비디아, AMD 등에서 GPU 다이를 HBM과 결합하여 단일 패키지로 만드는 데 사용되는 기존 기술입니다. 이는 효과적인 AI 가속기를 생성합니다. 그러나 더 높은 성능에 대한 수요는 새로운 솔루션을 필요로 하여 CoPoS의 개발로 이어졌습니다.
CoPoS는 'Chips on Panel on Substrate'를 의미하며, 기판 생산을 위해 전통적인 원형 웨이퍼 대신 더 큰 직사각형 패널을 사용할 것입니다. 패널 수준 패키징(PLP)으로의 전환은 웨이퍼 수준 패키징(WLP)보다 경제적 효율성을 향상시킬 것으로 기대됩니다. 이 분야의 미래 개발에는 유리 기판을 위한 600 × 600 mm 크기까지의 더 큰 기판에 대한 논의가 포함될 수 있습니다.
보도에 따르면 TSMC는 내년에 CoPoS의 파일럿 라인을 구축할 계획이며, 실용적인 구현 및 개발에 중점을 둘 것입니다. 목표는 2027년 말까지 실행 가능한 프로그램을 갖추는 것이며, 2028년에는 잠재적인 파트너 평가가 이루어질 것입니다. 그러나 이 새로운 패키징 기술을 활용한 첫 솔루션은 2028년 말이나 2029년 초까지는 기대되지 않습니다.
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