TSMC는 암스테르담에서 열린 유럽 기술 심포지엄에서 High-NA EUV 리소그래피 도구의 사용에 대한 입장을 재확인했습니다. 회사는 다가오는 A16(1.6nm급) 및 A14(1.4nm급) 공정 기술에 이러한 고급 리소그래피 시스템이 필요하지 않다고 밝혔습니다. TSMC의 부사장 겸 공동 COO인 케빈 장(Kevin Zhang)은 회사가 High-NA EUV가 상당하고 측정 가능한 이점을 제공할 때만 이를 채택할 것이라고 강조했습니다. A14 공정에 대해 TSMC는 High-NA EUV 없이도 상당한 개선이 가능하다고 주장합니다.
A14 공정은 2세대 나노시트 게이트 올 어라운드 트랜지스터와 새로운 표준 셀 아키텍처를 활용합니다. TSMC는 A14가 동일한 전력과 복잡성에서 최대 15% 더 높은 성능을 제공하거나, 동일한 주파수에서 25%에서 30% 낮은 전력 소비를 달성할 수 있다고 보고했습니다. 또한 A14는 N2 공정에 비해 혼합 논리/SRAM/아날로그 구성에서 20% 증가한 트랜지스터 밀도를 자랑하며, 순수 논리 구성에서는 최대 23% 증가합니다. 이러한 개선은 TSMC가 High-NA EUV 리소그래피 도구 없이 달성하고 있는 '풀 노드 이점'을 잘 보여줍니다.
A16 공정은 본질적으로 N2P 노드의 진화로, 슈퍼 파워 레일(Super Power Rail, SPR) 후면 전력 공급 네트워크를 통합하고 있습니다. TSMC가 N2 및 N2P에 대해 High-NA EUV를 포기하기로 한 결정은 예측 가능한 수율과 성능 특성을 유지하기 위한 전략적 선택을 나타냅니다. 반면 인텔은 2027-2028년부터 프로세스를 간소화하기 위해 14A 제조 기술에 High-NA EUV를 도입할 계획입니다. 그러나 TSMC는 최소한 2030년 또는 그 이후까지 대량 생산에 High-NA EUV를 사용할 것으로 예상하지 않고 있습니다.
장은 A14에 대한 다중 패터닝 의존성에 대한 구체적인 내용을 공개할 수는 없지만, 기술 팀이 High-NA EUV 없이 1.4nm 노드에서 칩을 생산할 수 있는 방법을 성공적으로 개발했다고 밝혔습니다. 이 방법은 Low-NA EUV 시스템의 13.5nm 해상도에 비해 8nm 해상도로 작동합니다. 이 혁신은 TSMC에게 중요한 성과로 여겨지며, High-NA EUV의 도입을 필요할 때까지 지연시키면서 투자 수익을 극대화할 수 있게 해줍니다.
앞으로 TSMC의 A14는 2029년에 SPR이 포함된 향상된 버전으로 대체될 예정이며, 이 또한 High-NA EUV 도구가 필요하지 않은 것으로 보입니다. 이러한 전략적 접근은 인텔의 계획과 대조를 이루며, TSMC가 새로운 복잡한 시스템으로 전환하기 전에 기존 기술을 최적화하는 데 집중하고 있음을 강조합니다.
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