TSMC는 N2 공정 기술이 개발 초기 단계에서 N3, N5, N7을 포함한 이전 세대보다 낮은 결함 밀도(D0)를 보인다고 밝혔습니다. 이 발표는 북미 기술 심포지엄에서 이루어졌으며, TSMC는 2025년 4분기 말까지 2nm급 칩의 대량 생산을 시작할 계획임을 시사합니다. N2 공정은 TSMC의 첫 번째 게이트 올 어라운드(GAA) 나노시트 트랜지스터를 사용하는 공정으로, 이전의 FinFET 트랜지스터를 사용한 노드보다 더 빠르게 낮은 결함 밀도를 달성했습니다. N2의 결함 밀도 곡선은 이전 세대에 비해 더 급격한 감소를 보이며, 생산이 증가함에 따라 결함 비율을 효과적으로 관리하고 있음을 나타냅니다. TSMC가 제시한 차트는 시간이 지남에 따라 결함 밀도 추세를 보여주며, 모든 노드가 생산 증가에 따라 결함 밀도가 크게 감소하지만 그 속도는 다르다는 것을 보여줍니다. N5/N4는 초기 결함 감소가 가장 공격적이었고, N7/N6는 더 점진적으로 개선되었습니다. N2 노드는 N5/N4보다 초기 결함 수준이 높지만 급격히 감소하며 N3/N3P의 결함 감소 궤적과 밀접하게 일치합니다. TSMC는 생산량과 제품 다양성이 결함 밀도 개선을 가속화하는 데 중요하다고 강조했습니다. 회사는 N2에 대한 새로운 테이프 아웃이 이전 세대보다 더 많다고 보고했으며, 이는 다양한 제품에 걸쳐 기술의 폭넓은 적용을 나타내며 결함 문제를 더 빠르게 식별하고 해결하는 데 도움이 됩니다. GAAFET 기술로의 성공적인 전환이 큰 차질 없이 이루어진 것은 TSMC의 고급 반도체 제조 미래에 긍정적인 신호입니다.
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