반도체 설계 기업 알파웨이브는 TSMC의 고성능 칩 적층 패키징 기술인 CoWoS를 활용해 세계 최초로 3나노미터급 UCIe(Universal Chiplet Interconnect Express) 칩릿을 개발했습니다. 이 칩릿은 하이퍼스케일러, 고성능 컴퓨팅(HPC), 인공지능(AI) 등 다양한 분야에 활용될 수 있는 시스템 인 패키지(SiP) 구현을 가능하게 합니다.
알파웨이브는 TSMC의 3D 패브릭 생태계 내에서 3나노미터 24Gbps UCIe 서브시스템의 성공적인 실리콘 검증을 통해 자사의 기술력을 입증했습니다. 이 3나노미터 칩릿은 독립적으로 UCIe 1.1 규격을 준수하는 다른 칩릿들을 연결할 수 있지만, 주된 역할은 알파웨이브의 고객사와 IP 라이선스 기업들이 사용할 수 있는 칩릿 간 연결 솔루션을 제공하는 것입니다.
TSMC의 3나노미터 공정은 비용이 높기 때문에, 대형 단일 칩 설계를 분리하여 다중 칩릿 SiP를 구축하면 수율 향상을 기대할 수 있습니다. 이에 알파웨이브의 3나노미터 칩릿 IP는 시장에 매우 중요한 솔루션이 될 것으로 보입니다.
이 칩릿은 8Tbps/mm의 대역폭 밀도를 자랑하며, NVIDIA의 Hopper H100, Blackwell B100 및 B200 GPU에 사용된 것과 유사한 TSMC의 CoWoS 2.5D 실리콘 중간층 기반 패키징 기술과 호환됩니다. 또한 PHY와 컨트롤러 IP를 통합하여 다양한 프로토콜을 지원하며, 실시간 레인 헬스 모니터링 기능 등 견고한 SiP 구축을 위한 여러 기능을 제공합니다.
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